AIクラスターが1.6T時代へ: GPUだけでは見えない、データセンターを支えるIP&Eの役割

2026年のAIデータセンターでは、GPUの搭載数やHBMの帯域幅、液冷システムのPUE（電力使用効率）などに注目が集まっています。しかし、実際にラックを導入する段階になると、スケジュールを左右するのは演算用シリコンだけではありません。GPUからNIC／SuperNIC、さらにスイッチへとつながる伝送経路では、ケーブル、コネクタ、リタイマーといった一見目立たない部品が、システム全体の性能と安定性を支えています。

800Gの導入が加速する一方、ToR（Top-of-Rack）およびリーフスイッチでは1.6Tポートの採用が始まり、レーン当たりの伝送速度も200G PAM4へ向かっています。これにより、基板レベルのシグナルインテグリティは限界に近づいています。長期的には、銅線から光インターコネクトへの移行が進むと考えられますが、現在のシステムでは、ラック内および隣接ラック間にActive Electrical Cable（AEC）、ラック列をまたぐ接続にはプラガブル光モジュールを使用する構成が主流です。さらに次世代の選択肢として、Co-Packaged Optics（CPO）やNear-Packaged Optics（NPO）の検証も進んでいます。
こうした環境では、IP&Eと光エレクトロニクスを含むインターコネクト・エコシステムを統合する力が、仕様上の帯域幅を実効スループットへとつなげる鍵になります。

AECとリタイマー: 短・中距離リンクの性能を引き出す

AIクラスターの大規模化に伴い、物理層の設計課題は一段と複雑になっています。GPUとNIC、またはスイッチ間の距離が伸びる一方、信号レートは56G PAM4から100G PAM4へ、さらに200G PAM4へと進化しています。このような高速伝送環境では、従来のパッシブ銅線ケーブルで減衰が急激に増加し、実用的な伝送距離が短くなります。その結果、ラック内のノード間接続で必要となるリンクマージンを確保することが難しくなります。

このため、短・中距離インターコネクトでは、パッシブ方式からアクティブ方式への移行が進んでいます。アヴネットが提供する800G AECソリューションは、MarvellのDSP／リタイマー技術をベースに、高速PAM4信号のリタイミング、イコライゼーション、補償に対応します。これにより、銅線による伝送距離の延長とリンク安定性の向上を支援し、OSFPやQSFP-DDといった主要な800Gインターコネクト・フォームファクターに対応します。
 

光モジュールと光インターコネクト: ラック列をまたぐ高速通信の要

AECがラック内および隣接ラック間の短・中距離接続を担う一方、AIクラスターはさらに広い範囲へ拡張されています。ラック列をまたぐ長距離接続や、ToRスイッチからスパイン層へのアップリンクでは、引き続きプラガブル光モジュールが中心的な役割を果たします。

一方、1.6Tポートの採用拡大を見据え、光モジュールのアーキテクチャも多様化しています。従来のDSP搭載型1.6Tモジュールでは、消費電力が25W、場合によっては30Wに達するため、シャーシの熱設計が大きな制約要因になります。Linear Pluggable Optics（LPO）は、モジュール側のDSP／リタイマーを省き、イコライゼーション機能をホスト側SerDesへ移すことで、モジュールの消費電力低減を目指す方式です。CPOは、光エンジンをスイッチASICの近くに配置します。電気信号の伝送距離を短縮することで、長いPCB配線による損失を抑えます。いずれの方式も、ビット当たりの消費電力とレイテンシの削減を目指すものですが、同時に、相互運用性に関する要件の厳格化、ホスト側SerDesに求められる性能の向上、さらに運用やキャリブレーション（較正）の複雑化という新たな課題も生み出します。

どの方式を採用する場合でも、光モジュール内部の制御・管理機能には、これまで以上に高い性能が求められます。AIデータセンターでは、帯域利用率が80％を超えることも珍しくなく、数万台規模のアクセラレータで構成されたクラスターにおいて学習処理のロールバックが発生した場合、数百万元規模の損失につながる可能性があります。そのため、光モジュールには極めて高い信頼性と保守性が求められます。伝送速度が800Gから1.6Tへと進化する中で、MCUのクロック周波数、メモリ容量、通信インターフェース帯域も、それに合わせて拡張していく必要があります。アヴネットのパートナーであるNXPは、I3Cを統合し、150MHzで動作するデュアル Arm Cortex-M33コアを搭載した光モジュール制御用MCUを提供しています。このMCUは、SDRモードで最大12.5Mbpsのデータ転送速度を実現し、AIデータセンター向け光インターコネクトの効率的かつ高信頼な基盤を提供します。

高速バックプレーンコネクタ: シャーシ内部の信号経路

インターコネクトが112G PAM4へ移行し、さらに224G世代へ進化する中、シグナルインテグリティの課題はケーブルだけでなく、バックプレーンコネクタにも広がっています。信号がPCB配線を通過してバックプレーンコネクタへ到達すると、インピーダンスの不連続によるリターンロス（反射損失）が、システムのビットエラーレート（BER）を左右する要因の一つになります。1.6Tポートの高密度化に伴いコンタクトピッチが狭小化することで、クロストークや挿入損失の制御も一層難しくなります。

このため、バックプレーンコネクタは、高速AIクラスターのインターコネクト設計における重要な技術ポイントとなります。アヴネットは、シグナルインテグリティに関する知見を、導入可能なソリューションへとつなげています。112G PAM4向けには、Amphenol ExaMAX2バックプレーンコネクタを提案するとともに、MolexのImpulseシリーズを活用した112Gアプリケーションに取り組んでいます。224Gへの移行に向けては、Amphenol Paladin HDとMolexの次世代Inceptionシリーズが、112Gから224Gへのアップグレードを支援します。これらの製品により、GPUクラスターやスイッチに必要となる高帯域・低レイテンシの物理層接続を実現します。

受動部品と電力供給: 急激な負荷変動から電圧を守る

AIプロセッサーは、高負荷かつ変動の大きい条件で動作します。その過渡電流の変化率、di/dtは、1マイクロ秒当たり数百Aから数千Aに達する場合があります。このような急激な電流変化は、電源管理IC（PMIC）のクローズドループ応答能力を上回ることがあります。フィードバックループが応答する前に、コア電圧が大きく低下する可能性があるためです。この課題に対応するには、GPUまたはTPUの電源供給ネットワーク (PDN)に、高周波MLCCと大容量の蓄電用コンデンサを組み合わせた、多段並列構成をプロセッサの近くに配置する必要があります。これらの部品は、過渡的な負荷変動が発生した際に素早くエネルギーを供給します。PMICが応答するまでの時間差を補い、コア電圧を許容範囲内に維持する役割を担います。

アヴネットは、新しいアノード材料を採用した高容量製品やポリマータンタルコンデンサを含む、幅広い受動部品を提供しています。これにより、大電流の過渡状態におけるAIアクセラレーターカードの電力供給の堅牢性向上に貢献します。

演算用シリコンがシステム性能の上限を決める一方、IP&Eは、そのシステムが高負荷環境下でも安定して動作できるかを左右します。AECケーブル、LPOを含む光インターコネクト、高速バックプレーンコネクタ、さらには受動部品に至るまで、これらの部品は仕様書の主役として語られることは少ないものの、1.6T時代のデータ移動を支える実質的な基盤となっています。

チップからポートまで続く物理リンクのあらゆる区間を、実装可能で信頼性が高く、導入しやすいものにすること。それが、アヴネットがIP&Eとインターコネクト・エコシステムを通じて提供する価値です。