Micron DDR5 SDRAM 可使存储器性能提升超过85%，满足新一代服务器工作负载要求
DDR5是迄今为止技术最先进的DRAM，它使存储性能提高85%以上，从而支持下一代服务器工作负载。当数据中心的系统架构师正寻求通过增加内存带宽和容量来配合快速增长的处理器核心数量时，DDR5将内存密度提高了一倍，同时提高了可靠性。
快速扩展的数据集和计算密集型应用程序带来更高级别的工作负载，这推动了处理器核心数量的增长，而目前的DRAM技术却无法提供足够的带宽。 DDR5 提供的性能是 DDR4 的 1.85 倍以上，而且可靠性、可用性与服务性 (RAS) 都更为出色，能满足现代数据中心的需求。
Micron DDR5 技术支持计划 (TEP)
核准的合作伙伴可以访问：
- 与其他生态系统合作伙伴建立联系，以助其进行DDR5可用平台的设计与搭建
- 技术支持和培训资料
为什么选用DDR5?
- 多核心 CPU 架构使运算性能逐年持续递增
- CPU 核心数增加速度之快，让每个核心可用的存储带宽缩至最小
- DDR4 已达到数据传输率上限，无法继续扩展存储带宽
- 为符合新一代 x86 CPU 的每核心带宽需求，需要全新的存储器架构
- 按照目前的定义，DDR5的数据传输率最高可达 DDR4 的两倍
DDR5 的优势
- 全面优化了器件和 DIMM 的架构，能提供服务器应用所需的高性能
- 性能全面倍增……数据传输速率 3200-6400、每个 DIMM 各有 2 个通道、BL16、Bank组 (和Bank) 数量倍增
- 仅Same Bank Refresh 功能即可使带宽提升 6-10%
- 3200 速率下的带宽比 DDR4 提升约 30%
- DIMM 上的 PMIC 能优化本机电源，解决模块的 PDN 问题
- 存储器密度扩展
- RAS 改善 (晶片内建 ECC/ECC 透明度和 RFM)
新功能: DDR5
| 产品特色 | DDR5 的功能改进 |
|---|---|
| 多用途命令 (MPC) | 与初始化/训练/校准相关的单周期命令可以在训练之前跨多个周期（扩展的设置/保持）执行。 |
| Loopback | 一个或多个 Loopback DQ，允许存储器控制器对仪器进行测试，以监测送往DRAM 的数据，而无需对任何阵列进行读写 |
| 封装输出驱动器测试模式 | 可选模式允许主机单独转变信号DM/DQ的输出驱动器，而让所有其他位保持终止状态，从而允许进行DRAM封装的鉴定。 |
| 可选性刷新管理 (RFM) | RH风险缓解的概念与 DDR4 的目标行刷新 (TRR) 类似，它逐行监控多余的 ACT。RFM 则是基于 每个bank 的ACT，主机必须跟踪计数。与DRAM 器件一样为可选项，在MR中指定，在“正常”刷新的基础上添加了额外的刷新层（RFM）。 |
| 相同Bank 刷新 (REF_sb) | 允许在刷新一个bank 时，不用锁定此bank组(BG) 内的其他bank - 极大地提高了带宽/性能。 |
基础架构: DDR5 与 DDR4 对比
| 特色 | DDR4 | DDR5 | DDR5 的改进 |
|---|---|---|---|
| 内核和I/O | 1.2V | 1.1V | VDD 和 VDDQ 功耗更低 |
| VPP | 2.5V | 1.8V | 能效 |
| Vref 输入 | 1 — ADDR/CMD | 完全在内部 | 改善了 CMD/ADDR 信号 |
| 密度 | 2Gb, 4Gb, 8Gb, 16Gb | 8Gb*, 16Gb, 24Gb, 32Gb, 64Gb | 支持多种容量 |
| Bank 组 (BG) | 4 (x4,x8), 2 (x16) | 8 (x4,x8), 4 (x16) | 2x BG |
| Bank / Bank 组 | 4 | 4 (8Gb = 2) | 性能相当, 除 8Gb 数量仅为DDR4的一半 |
| 排列 | x4/x8/x16 | x4/x8/x16 | x16 封装有额外引脚 (96B→102B) |
| 分页 (Page) 大小(x4/x8/x16) | 512B/1KB/2KB | 1KB/1KB/2KB | D5 X4/X8 分页大小相同 |
| 多工 ADDR/CMD | 3 | 所有 | 减少了引脚 |
| ADDR/CMD 输入 | 24 | 14 | 2个循环 (ACT, RD*, WR*, MRW*, MRR*) |
| CKE 和ODT 输入 | 需要 | ODT (DM/DQ/DQS ODT) 和CKE 引脚已移除，新增了用于CA ODT的 CA_ODT引脚 | DM/DQ/DQS ODT 命令编码在DDR5中以减少引脚。现用CA_ODT来为CA 引脚提供 ODT。 |
| ACT_n 输入 | 是的， 多工RAS/CAS/WE | 无 | 减少了引脚，由CA0 处理 |
| 晶元级 ECC | 不支持 | 要求 | 改善了RAS 功能 |
| ECC 是否透明 | 否 | 是 | 支持RAS |