<?xml version="1.0" encoding="UTF-8"?>
<Root MajorVersion="0" MinorVersion="27">
  <CompositeFile CompositeFileTopName="zynq_system" CanBeSetAsTop="true" CanDisplayChildGraph="true">
    <Description>Composite Fileset</Description>
    <Generation Name="SYNTHESIS" State="GENERATED"/>
    <Generation Name="IMPLEMENTATION" State="GENERATED"/>
    <Generation Name="SIMULATION" State="STALE"/>
    <FileCollection Name="SOURCES" Type="SOURCES">
      <File Name="ip\zynq_system_processing_system7_0_0\zynq_system_processing_system7_0_0.xci" Type="IP">
        <Properties IsEditable="false" IsVisible="true" Timestamp="1391547178" IsTrackable="true"/>
        <Library Name="work"/>
        <UsedIn Val="SYNTHESIS"/>
        <UsedIn Val="IMPLEMENTATION"/>
        <UsedIn Val="SIMULATION"/>
      </File>
      <File Name="ip\zynq_system_axi_gpio_0_0\zynq_system_axi_gpio_0_0.xci" Type="IP">
        <Properties IsEditable="false" IsVisible="true" Timestamp="1391547178" IsTrackable="true"/>
        <Library Name="work"/>
        <UsedIn Val="SYNTHESIS"/>
        <UsedIn Val="IMPLEMENTATION"/>
        <UsedIn Val="SIMULATION"/>
      </File>
      <File Name="ip\zynq_system_PWM_Controller_0_0\zynq_system_PWM_Controller_0_0.xci" Type="IP">
        <Properties IsEditable="false" IsVisible="true" Timestamp="1391547178" IsTrackable="true"/>
        <Library Name="work"/>
        <UsedIn Val="SYNTHESIS"/>
        <UsedIn Val="IMPLEMENTATION"/>
        <UsedIn Val="SIMULATION"/>
      </File>
      <File Name="ip\zynq_system_processing_system7_0_axi_periph_1\zynq_system_processing_system7_0_axi_periph_1.xci" Type="IP">
        <Properties IsEditable="false" IsVisible="false" Timestamp="1391547178" IsTrackable="true"/>
        <Library Name="work"/>
        <UsedIn Val="SYNTHESIS"/>
        <UsedIn Val="IMPLEMENTATION"/>
        <UsedIn Val="SIMULATION"/>
      </File>
      <File Name="ip\zynq_system_rst_processing_system7_0_50M_0\zynq_system_rst_processing_system7_0_50M_0.xci" Type="IP">
        <Properties IsEditable="false" IsVisible="true" Timestamp="1391547178" IsTrackable="true"/>
        <Library Name="work"/>
        <UsedIn Val="SYNTHESIS"/>
        <UsedIn Val="IMPLEMENTATION"/>
        <UsedIn Val="SIMULATION"/>
      </File>
      <File Name="hdl\zynq_system.v" Type="Verilog">
        <Properties IsEditable="false" IsVisible="true" Timestamp="0" IsTrackable="false"/>
        <Library Name="work"/>
        <UsedIn Val="SYNTHESIS"/>
        <UsedIn Val="IMPLEMENTATION"/>
        <UsedIn Val="SIMULATION"/>
      </File>
      <File Name="ip\zynq_system_auto_pc_2\zynq_system_auto_pc_2.xci" Type="IP">
        <Properties IsEditable="false" IsVisible="false" Timestamp="1391209817" IsTrackable="true"/>
        <Library Name="work"/>
        <UsedIn Val="SYNTHESIS"/>
        <UsedIn Val="IMPLEMENTATION"/>
        <UsedIn Val="SIMULATION"/>
      </File>
      <File Name="ip\zynq_system_xlconstant_0_0\zynq_system_xlconstant_0_0.xci" Type="IP">
        <Properties IsEditable="false" IsVisible="true" Timestamp="1391547178" IsTrackable="true"/>
        <Library Name="work"/>
        <UsedIn Val="SYNTHESIS"/>
        <UsedIn Val="IMPLEMENTATION"/>
        <UsedIn Val="SIMULATION"/>
      </File>
      <File Name="ip\zynq_system_auto_pc_4\zynq_system_auto_pc_4.xci" Type="IP">
        <Properties IsEditable="false" IsVisible="true" Timestamp="0" IsTrackable="true"/>
        <Library Name="work"/>
        <UsedIn Val="SYNTHESIS"/>
        <UsedIn Val="IMPLEMENTATION"/>
        <UsedIn Val="SIMULATION"/>
      </File>
      <File Name="zynq_system_ooc.xdc" Type="XDC">
        <Properties IsEditable="false" IsVisible="true" Timestamp="0" IsTrackable="false"/>
        <Library Name="work"/>
        <UsedIn Val="SYNTHESIS"/>
        <UsedIn Val="IMPLEMENTATION"/>
        <UsedIn Val="OUT_OF_CONTEXT"/>
      </File>
    </FileCollection>
  </CompositeFile>
</Root>
